저자: 미상 · 한국인
요약 보기
TSMC 2나노 GAA 시험생산 수율이 60% 이상이라는 대만 언론 보도를 소개. 3나노 대비 2나노 수요가 크고 전력 25~30% 절감, 성능 10~15% 향상 기대. 인텔 18A·삼성 3나노 대비 TSMC 우위를 강조. 수율 수치의 맥락(칩 사이즈, 결함 밀도)에 대한 설명이 덧붙음.
다듬은 글
그래서 아마 인텔의 전 CEO 패게 싱어가 약간 불편한 신기를 이렇게 내놓은 것으로 보입니다. 좀 재밌죠네 여러분 반갑습니다. 안달 공학 에러입니다. tsmc 2나노 공정의 시험 생산 관련 소식이 계속 나오고 있는데 이번에는이 시험 생산을 했는데 수율이 무려 60% 이상이나 됐다고 해서 많은 외신들이 놀랍다고 지금 인용을 하고 있는 상황인데요 지금 대만의 바오산 랩에서 지금 시험 생산을 하고 있는데 사실 인텔 파운드라 그가 삼성 다른 이런 파운더리 기업에서는 최근에 시도하고 있는 다양한이 공정들이 수율이 잘 안 나오고 있어서 이슈가 되는데 tsmc n 3나노 2나노 그러니까 핀펫 끝내고 처음으로 게이트 어라운드 gaa 공정 같은 복잡한 공적을 적용을 했음에도 불구하고 첫 시험 생산에 60% 이상의 수요를 달성했다는 것이 되겠습니다이 이나노 공정 n2 같은 경우에는 2025년도 생산을 할 것으로 보이고 굉장히 많은 기업들이이 공정을 사용할 것으로 기대가 돼 되는 상황인데요 한편으로는 인텔의 패게 싱어 얼마 전에 지금 퇴임을 했죠.
근데이 패게 싱어가 SNS 통해서 야 수요를 그냥 퍼센트로 나타내는 거 이거 아무 의미도 없다 하면서 은근히 tsmc 돌려가면서 자신의 약간 그 분풀이를 하는 모습도 있었거든요. tsmc 최근 이나노 공증 관련된 소식과 함께 수율 관련해서 한번 정리해 보도록 하겠습니다. 자 시작하기 전에 안별 공화 굿즈 후도 집업 지금 잘 팔리고 있으니까 단체 티라가 어 많은 분들 사랑해 주시고요 거기다가 뒤에 있는요 요 디노 요거를 형상한요 테이프도 지금 판매를 하고 있으니까 굿즈 많이 관심 가져 주시면 감사하겠습니다. 자 우선 처음 나온이 소식이 바로이 대만의 언론인요 자유시로 보이죠.
그래서 이거 그냥 보면은 해석이 안 되니까 구글 번역을 해서 보면은 이나노 시험 생산에서 tsmc 내전 예정대로 양산이 될 것 같다라고 하면서 중국 언론들에 의해서 알려진 소식입니다. 그러면서이 아래에 보시면은 이나노 시험 생산의 수율이 60% 넘었다요 부분이 되겠죠. 요것 때문에 지금 대신들이 날린 겁니다. 자 이게 지금 나노의 시험 생산이라고 했거든요이 시험 생산이라고 하는 것이 개발 단계 수준의 프로토타입이 아니라 실제 양산을 하는 거의 첫 번째 테스트라고 보시면 될 거 같은데이 테스트 팁에서 무려 60% 나왔다는 것이 왜 놀랐냐 바로 3나노 공정의 수많은 그 핀팩 공정들의 막을 내리고 드디어 처음으로 tsmc 게이트 어라운드요 나노시트 트랜지스터를 적용을 해 가지고 전력 감소나 성능 향상 트랜지스터 밀토 아지 증가를 기대하고 있는 상황에서 수율 자체도 60% 이상으로 나왔다 다른 경쟁 파운더리 기업들이 3나노 공정 이전에도이 정도 수요을 달성 못 한다라고 지금 추정을 하고 있는 상황이기 때문에 더욱 놀라운 것이죠.
채널에서 여러 번 다루긴 했지만 원래는이 20나노 대에 넘어오기 전에 전부 다 플라나 아고 해서이 소스 게이트 드레인요 구조가 되어 있는 트랜지스터의 구조 있죠. 얘가 게이트로 이제이 스위치 역할로 전압을 주었다 말았다 하면은 소스 드레이닝 전류가 어떻게 통하냐 약간 이런 것들을 접근하시면 되는데 이게 점차이 이 트랜지스터 크기를 줄이고 줄이고 줄이고 이렇게 해 왔지 마도 20나노 때 와서는 이러한 구조로는 더 이상 줄여지지 않는 거예요. 그래서 20 나노에서 10나노 나노에서 7나노 5나노 3나노 갈 때에이 핀펫 구조요 회색 부분 보이십니까 이쪽 부분이 3면으로 돼 있죠.
핀펫 지느러미 모양으로 이렇게 톡 튀어 놨다 이전에는 그냥 이전에는 이게 면으로 돼 있었잖아요이 면으로 돼 있었던 것이 이렇게 핀팩 구조로 3차원으로 이게 전류가 흐를 수 있는 공간이 생겼다라는 거예요. 그러면서 점차 시링크 해가지고 tsmc 3나노 공정까지이 구조를 썼는데 이제 게이트 홀 어라운드 구조로 가서이 중간중간에이 모양에 요렇게 하나 둘 셋 넷네 면을 요렇게 통과를 할 수 있도록 더 전류가 많이 흐를 수 있도록 구조를 세우면서 좀 더이 셀 특성이 좋아지도록 구성을 한 것이 되겠죠. 아무래도 여러분 보세요. 이런 모양을 실제로 우리가 웨이퍼에 이런 모양을 하나하나 만든다고 생각해 봅시다 웨이퍼 칩 하나에도 수십억 개 수백억 개의 트랜지스터가 박힐 텐데 그 하나하나가 요런 구조를 가진다고 하면은이 미세한요 모양 하나하나 만드는게 굉장히 어렵지 않겠습니까 그래서 포 레지스터에 뭐 빗 쏘고 난 다음에 층을 해서 깎고 나고 이런이 예쁜 모양을 만들어 갖고 잘 해야지만이이 트랜지스터 셀 하나하나의 특성이 잘 나올 텐데 그렇게 해서 불량률을 낮춰야지 아이 전체적으로 수율이 잘 나오겠죠.
그래서 채널 내면을 이렇게 감싸는 구조로 전류 제어를 잘 할 수 있도록 만들어야 되는데이 바꿨음에도 불구하고 수율이 잘 나왔다라는 겁니다. 그래서 내년에 나올 tsmc이 공정 로드맵을 보면은 지금은 이제 굉장히 많이 쓰고 있는게 n3e n3e 거의 다 많이 쓰고 있지 않습니까 근데 2025년도 n2 노드도 지금 양산을 기대를 하고 있고 그 전에 아이폰 17 시리즈 같은 경우에는 지금 n3px SMC 웨이저 ja CEO 얘기하기로 n2 공정에 대한 수요 요구 그리고 문의가 N3 3나노 때보다 훨씬 더 많다라고 얘기를 하고 있습니다. 이건 어떻게 보면 당연한게 N3 때만 하더라도 인텔이나 뭐 삼성이나 이런 파운드리 기업들이 서로 이제 경제을 하겠다 넥스트를 해 보겠다라는 얘기가 많이 있었는데 지금은 다른 파운드리 기업이 못 따라간다고 외신들이 열리 전화하고 있고 그러면서 이제 고객 유치가 안 되고 있는 상황이다 보니까 더 압도적으로 tsmc n2 ES 더 많은 성과를 낼 거 다라고 보고 있는 것이죠.
그래서이 엔트 노드 같은 경우에는 일단 똑같은 트랜지스터 수와 주파수 프리퀀시 ES 전력 소비를 25에서 30% 줄어들 수 있다라고 하는 부분이 있고요 n3e 대비입니다. 굉장히 이것만 봐도 엄청나게 많이 줄지 않습니까 지금 안 그래도 파워 이슈가 많이 커지고 있고 지금 데이터 센터에 전력이 많이 든다 모바일에서 전력을 더 줄여야 된다 이런 얘기 나오고 있는데 정말 이제 쓸만하겠죠. 파워만 1 타하고 보면은 또 똑같은 트랜지스터 수와 전력에서는 성능을 또 퍼포먼스적 10에서 15% 향상할 수 있다이 얘기가 나오고 있고 똑같은 프리퀀시 전력에서는 트랜지스터의 덴시티 밀도 밀도를 15% 또 증가할 수 있다 굉장히 이제 껑충 뛰는 거죠.
지금 다른 회사 사정들을 한번 보면은 자 트렌드포스 기준으로 인텔에서 전화하고 있는 것들은 루머를 트랜드 포스가 얘기를 한 건데 인텔이 18 홈스트롱 수율이 10% 안 된다 뭐 이런 얘기도 나오고 있고 그리고 삼성 바운더리 같은 경우에도 3나의 2세대가 지금 20% 밖에 안 된다 이런 얘기가 나오고 있는 거죠. 심지어 인텔의 18 홈스트롱이라고 얘기하는 거는 tsmc 2나노 공정보다 열위에 있다라고 평가를 하고 있는 그런 얘기가 계속 나오고 있습니다. tsmc CEO 직접 말한 적이 있고 여러 매체에서 얘기가 나오고 있어요이 인텔의 18 홈스트롱이라고 하는 것이 tsmc 3나노 n3px 다 이런 식으로 평가를 하고 있거든요.
근데 얘네들이 지금 수율이 안 나오는데 그것보다 더 앞선 tsmc 2나노 공정이 수율이 지금 60% 이런 얘기가 나왔다라는 거죠. 사실 tsmc 지금 주력 로드라고 하면은 사실 3나노 5나노 되겠죠이 매출 기준인데 매출은 꾸준히 증가를 하고 있는 추세예요. 그러면서 비디아 GPU 같은 hpc 쪽 요런 쪽에도 증가가 많이 되고 있고이 이거는 점유율이 아니라 증가율 스마트폰 쪽도 확실히 올라왔죠. 퀄컴이 tsmc한테 맡기고 그다음에 중국에 있는 폰들도 퀄컴에 대한 수요가 늘어나니까 그때 늘어나겠죠. 그리고 아이오틱 쪽도 이렇게 넓게 계속 크게 증가를 하고 있는 모습을 볼 수가 있는 상황이 되겠습니다.
그리고 또 계속 보면은 전체 매출에서 어디 공정이 이 제일 많이 포함이 되냐라는 오나노 공정이 제일 많이 쓰고 있죠. m4p 이런 애들 전부 다 다 오나노 공정입니다. 그런데 나노도 지금 20% Pro 굉장히 많이 올라오고 있어요. 그러면서 그로스 마진이 계속 이게 57% 아지 야 이게 반도체 제조 기업인데이 정도 실적이 나온다는 거는 물론 엔비디아가 70% 때 막 찍어서 우리가 이제 안 놀랄 수도 있지도 엔비디아가 정말 대단하지만 psmc 정말 대단하다라는 거예요. 그러면서 이미 3나노 때보다 2나노 공정에 대한 수요가 엄청나게 많다라고 웨이 전자 오가 얘기를 했고요 특히 AI 서버 애플리케이션 관련해서는 2나노 공정이라 그가 아니면 a16 같은 요러한 공정들에 대해서 뭐 애플 비디아 AMD 이런데서 계속 얘기를 하고 있겠죠.
주력이 나노가 이렇게 되면은 앞으로는 3나가토로양이 빨리빨리 당겨 오지 않을까 이렇게 기대를 할 수도 있겠죠. 사실이 hpc 부분이라든가 아니면 는 뭐 IoT 쪽도 그렇고 이런 부분에서의 여전히 성장률이 올라간다라는게 의미가 있다라고 보는 것이 뭐냐면은 우리가 우리가 칩 사이즈를 제가 늘 말씀드리지만 레티클 리밋 사이즈 기준으로이 칩 다이 사이즈 제대 크기가 85 8mm 말씀을 드리잖아요. 그 면적이 그 정도가 최대라고 말씀드리는 거예요데 그렇게 안 만들기 위해서 인텔도 그렇고도 그렇고 침내 구조를 사용해서 작은 칩을 여러 개 붙이는 방식으로 하다 보니까 뭐 베이스 타일 구조라든가 아니면 실리콘 인터파라미터 있죠.
그래서 그 침내 구조가 많이 들어오게 되면은 앞서서 굳이 뭐 3나노 다음에 바로 나노로 이렇게 바로 안 가지 않을까 이런 예측들 있었거든요. 근데 이번 결과를 보면은 아니야 여전히 나노에 대한 수요는 강력해라고 하면서 tsmc 자신있게 얘기를 한다는 것이 되겠죠. 그래서이 나노에 들어갈 여러 가지 기업들을 요렇게 이제 표로 정리된 것들을 제가 찾아냈는데 트렌드 포스에서 정리를 한 내용이고요 일단 플 들어가겠죠. 애플의 M5 칩에 일단 들어갈 것 같다 그래서 PC 다 모바일 이렇게 들어갈 수 있겠고 여기 보시면 보이십니까 웨이퍼 볼륨이라는 돼 있죠.
압도적으로 애플이 더 많은 거 보이시죠. 2026년에도 굉장히 많이 들어갈 것으로 보입니다. 아이폰에도 들어가고 아이도 들어가고 맥북 아맥 온갖에 다 들어가겠죠. 거기서 이제 예상되고 있는 것들이 다 2나노 공전 군에 이렇게 예상되는 것이 되겠고 그다음에 엔비디아 캡파는 상대적으로 작아 보이죠. 엔비디아가 잘 팔린다고 해도 아이폰 같은 경우는 1년에 2억대 3억대 이렇게 막 팔리아 엔비디아 많이 팔린다고 해도 그 정도 수준이 안 되기 때문에 이게 웨이퍼 기준으로는 이제 볼륨이 그렇게 크게 안 보인다라는 거로 이해를 하시면 되겠습니다.
그 외에 비트메인 같이 이렇게 채굴하는 업체에서도 굉장히 많이 쓰고 있더라고요 여전히 많이 되고 있는 거 같고 인텔조차도 자기 파운드를 이용하지 않고 이렇게나 많이이 정도 수준이면 엔비디아 수준을 넘어섰죠. 굉장히 많은 부분을 인텔이 tsmc 기대고 있다라는 상황이 되겠습니다. 거기다가 또 눈여겨 볼 곳이 미디어텍 미디어텍 같은 경우에 인텔 브로드 컴과 동등한 수준으로 2025년에 나오고 꽤 많은 포션을 지금 차지하고 있는 것으로 보이죠. 모바일만 하더라도 미디어텍의 수요가이 정도 된다 보 수 있는 것이 되겠습니다. 가장 큰 볼륨을 가지고 있는이 앱 플의 경우에는 아무래도 2026년에 아이폰 19 시리즈 여기에 지금 2나노 공정이 들어가지 않을까 보이는데 왜냐면은 2025년 아이폰 18 시리즈에는 지금 N3 p 공정 3나노 공정이 개선된 버전이 들어가기로 한 것으로 지금 알려지고 있거든요.
이전 영상에서 알려 드렸다시피 이게 애플이 다 가져가면 tsmc 만들겠지만 인텔 파운드리의 18a 공정을 사용할 수도 있다라는 얘기가 나오는데 이거는 아무래도 애플이 듀얼 파운더리 전략으로이 tsmc 가격을 좀 후려치려고 하는 것이 아닐까 오해된 협력 관계이기도 하지만 디아도 tsmc 아니면 이거 생산을 못하니까 가격 올리면 그대로 이제 올리는 그대로 올릴 수밖에 없었죠. 근데이 60% 수열이라고 전에 이런의 SS 글이 있었어요. 이게 사실인지도 모르겠지만 2나노 공정 프로세스의이 수율 자체를 증가를 시켰다 거의 6% 증가를 시켰다 그래서 수많은 뭐 애플이라는 AMD 인텔 퀄컴 이러한 기업들의 빌리언즈 해당하는 세이빙을 줬다이 왜냐면은 웨이퍼 아고 하는 거에다 가 수율이 뭐 안 나온다 하면은 여기 안 나오는 것들 있잖아요.
안 나오는 것까지이 고객들이 다 사가는 거예요. 웨이퍼 기준으로 가격을 매기기 때문에 그런 겁니다. 그러면서 이런 글들을 해갖고 굉장히 많은 사람들이 여기 댓글 달고 이렇게 했는데 이거 다음에 나온 결과가 아 tsmc 수율이 60% 된다라고 했는데 요거에 대해서는 일단 로직 부분이 그러는지 메모리에 대한 부분인지러 자세한 얘기들이 안 나와 있어요. 우리가 웨이퍼에 찍어내는 어떤한 이제 패턴이라고 하면은 지금 보시다시피 여러 가지 패턴이 그려져 수 있죠. 트랜지스터를 박아서 넣을 수 있을 때 어떤 특정한 계산을 하거나 뭐 레지스터 아든이 계산을 하는 부분 그런 부분들을 로직으로 표현을 하는 부분도 있을 거고 흔히 이제 S이라고 얘기하죠.
캐시라인 그런 부분 그 S 부분은 굉장히 이제 정형화가 돼 있고 규칙적으로 돼 있거든요. 규칙적으로 반복되어 있는 구조인데 실제로 이에 그 개선이 됐다라는 부분이 어느 부분인지 그리고 60% 했다 해당하는 부분도 slm 비율이 얼마나 됐고 이런 것들이 되는지 공개가 안 되어 있죠. 일반적으로는 로직 칩이 이제 여러 가지 복잡한 소개가 되 있기 때문에 특정한 패턴으로 이렇게 그렸을 때 굉장히 이게 좀 지금은 이게 막 직사 행으로 딱딱딱 예쁘게 그려져 있지만 이게 막 약간 뭉개져 있고 얘들끼리 연결도 될 수도 있고 막 이런 거거든요. 그래서 비교적 램이 이제 규칙적으로 돼 있기 때문에 공정 안정성은 좀 더 높다라고 평가를 하고 있습니다.
근데 거기에 대한 얘기가 안 나오니까 이제 구체적인 사실은 뭔지 모르죠. 그래서 아마 인텔의 전 CEO 패케 싱어가 약간 불편한 심기를 이렇게 내놓은 것으로 보입니다. 좀 재밌죠이 소식을들은 패게 싱어가 무슨 얘기를 했냐 야 수요일이라고 하는 것을 퍼센트로 얘기를 하는 거는 isn't appropriate 부적절하다고 얘기 얘기를 한 거예요. 그러면서 무슨 얘기를 하냐 칩 다이가 라지 하면은 칩이 크면 수율은 떨어질 거고 스몰 다이면 하이일드 다 이거 제가 늘 말씀드리는 부분들이죠. 요것도 좀 더 자세히 오늘 파고들 겁니다. 그러면서 다이 사이즈가 얼마나지 그러니까 칩 사이즈가 얼마나 큰지 이런 것들도 얘기를 안 한 상태에서 퍼센트 일드를 얘기하는 것은 의미가 없다 드라는 거는 디펙트 덴시티 얘기를 해야 된다라고 하는 얘기가 되겠습니다.
우리가 이제 반도체에 대해서 관심이 많아지다 보니까 몇 퍼센트 몇 퍼센트 막 이런 얘기들이 많이 나오잖아요. 근데 사실 그 퍼센트 한 숫자로만 정의가 되는게 아니다라고 불편한 신기를 낸 거죠. 아 인텔이 맨날 수요 안 나오 이런 얘기 하니까 좀 그동안 쌓인게 있었나 봐요 근데 이분이 하시는 얘기가 뭐냐라는 거를 우리가 좀 이해를 해 보면은 아 패케 싱가 좀 빡칠만 했네 약간 우리도 좀 정확하게 이해할 필요가 있 있겠네고 하는 부분들이 있거든요. 그걸 좀 살펴보면은 아이 부분입니다. 제가 늘 말씀드리지만도 우리가 웨이퍼에 이렇게 각각이 있는데 칩 다이가 하나 뽑아낼 때 크게 만들어지는 거랑 또 작 게 이렇게 만들어졌을 때에 지금요 빨간색 점점점 보이십니까 똑같은 위치에 빨간색 점들이 이렇게 있다 하더라도 칩 사이즈가 작으면 작을수록 살려낼 수 있는 칩의 비율이 높아진다는 거예요.
그러니까 똑같은 웨이퍼에 똑같은 디펙이 발생하더라도 다이 사이즈가 요렇게 작으면 수율은 94% 나올 수도 있고 다이 사이즈가 저렇게 커 버리면은 35.7% 될 수도 있다라는 겁니다. 인텔 같은 경우에는 타일 구조를 쓰기 전에 제온 CPU 든가 굉장히 큰 칩을 많이 썼고 서버형 타겟으로 굉장히 많이 만들던 회사잖아요. 그렇게 보면은 모바일 칩 같은 애플의 굉장히 작은 칩에 대비해서는 자기들의 다이 크기 자체는 조금 더 컸을 거라는 거죠. 그러면 똑같이 파티클에 에러가 발생을 한다 하더라도 디펙이 발생한다 하더라도 수열 자체는 비교적 작게 나왔을 거예요.
그렇게죠. 당연히 칩 사이즈가 크면 클수록 좀 더 똑같은 위치에서 수율이 더 낮게 나올 거니까 그래서 패케 시각요 앞에 나왔듯이 디펙트 덴시티 중시해야 된다 요런 얘기가 나오는데 요거를 좀 이해를 하시면은 잘 이해가 되실 것 같아요. 디펙 트 덴시티게 뭐냐 그냥 이런 13인치 웨이퍼의 퍼트 이렇게 얘기하면은 정확하게 나타내지 않으니까 제곱 cm 단위에서 봤을 때에 디펙 개수가 몇 개냐라고 진짜 디펙이 발생하는 그 밀도를 정확하게 계산을 해서 반영을 해야 한다는 얘기를 하는 거죠. 그래서 재밌게도이 칩 사이즈 뿐만이 아니라 디펙트 레이 혹은 디펙트 덴시티요 덴시티 값이 얼마에 따라서도 수율이 왔다 갔다 해요.
실제로요 계산을 해 본 걸 보면은 자 이번에 아이폰 16 프에 들어가 있는 a80 프로의 칩 다이 사이즈가 105mm 든요 그 대충 이제 13 * 8이라고 치고요 13 * 88을 300mm 웨이퍼에가 여기 보이십니까 디펙트 레이스라고 돼 있죠. 제곱 cm 당 몇 개가 분량이나 요걸 한 0.2 수준으로 잡아 봤어요. 그러면은 토탈 다이 수가 600개 중에 굿 다이가 465개 그러면서 패드라고 있는게 81.54 82% 나오는 거 보이시죠. 디펙트 덴시티 0.2일 때는 a18 Pro 같은 작은 칩의 경우에 수율이 81% 나온다는 얘기가 되 있습니다.
그런데 인텔의 14,900 k 같은 그런 CPU 있잖아요. 얘 같은 경우에 2칩 사이즈에 한 두 배 정도 되거든요. 그래서 대충 한 20 * 1이라고 치고 조금 더 큰 크기로 하니까 웨이퍼에 좀 더 크게 차지를 하게 되겠죠. 그래서 똑같이이 디펙 레이 0.2로 설정해 갖고 봤더니 어떻게 됩니까 전체 칩 개수는 200개 대로 되고 굿 다이가 138 그리고 패 일드가 60% 줄어든다는 거죠. 똑같은 디펙트 레인데 수율이 80% 60% 그냥 줄어든다는 겁니다. 그리고 똑같은 인텔의 14,900 K 칩에 디펙트 레이를 이렇게 0.8로 확 올려 버렸어요.
그렇게 되면 어떻게 되느냐 수율이 17% 아지 떨어집니다. 초기 수율이 잘 안 나왔고 디펙 레이이 굉장히 높은 경우에 보면은이 수율 자체가 10% 20% 대가 나올 수도 있다라는 거예요. 큰 칩 사이즈 기준으로요 아마 이런 거를 패게 싱어가 머리에 담고 있어서 tsmc 너네 지금 어떤 작은 침 만드는 거 아니야 애플 조그만 침 만드는데 초기 수율 그렇게 막 60%고 홍보하고 있는 거 물론 tsmc 직접 얘기를 한 건 아니지만 중 국 언론들을 통해서 그렇게 얘기를 하고 있는 것이 이제 퇴임을 하고 나서도 신기가 불편했던 것이 아닌가 이런 생각이 들었던 거죠.
그런데 패계 싱어의 심기가 불편했거나 말았거나 tsmc 같은 경우에는 뭐 이렇게 조금씩 뭐 수율이 잘 나온다더라 뭐 한다더라 했을 때 뭔가 이렇게 실패한 역사가 없거든요. 그리고 항상 약속을 지켜왔습니다. tsmc 이제 고객에 대한 그 신뢰도가 굉장히 높기 때문에 패케 시어가 뭐 신기가 불편하든 말든 어쨌든 어느 정도 수준에 양산이 잘 될 거다라는 기대감이 현재 있는 상황이라서 아마 패케 싱어의 그런 불편한 감정은 tsmc 비판하려고 하기보다는 인텔이 굉장히 뭐 10% 20% 막 이런 얘기가 나왔을 때에 그런 얘기들이 뭔가 타겟이 다르기 때문에이 덴시티 기준으로는 우리도 어느 정도 좀 했어요라고 하는 그런 항변이 아니었을까 이렇게 저는 생각을 하고 있고요 결국 tsmc 이나노 공전 개발이나 양산 준비에서 계속 기술적 우위를 유지를 하고 있는 것은 맞다라고 생각을 해야 되지 않을까라고 생각이 들면서 앞으로이 gaa 공정에 들어갔을 때도 tsmc 지속적인이 경쟁 우유가 있지 않을까 이렇게 생각해 볼 수 있는 부분들이 있게 되었습니다. 지금까지 안다 공학
Comments 0