저자: 미상 · 외국인
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IBM이 0.7나노 노드급 3D 적층(NanoStack) 칩을 발표했다고 소개. 2나노 대비 트랜지스터 밀도 약 2배, 성능 최대 50%↑ 또는 전력효율 최대 70%↑, SRAM 스케일링 40%↑ 주장. 노드명은 실측 치수가 아닌 브랜딩 개념이라고 설명. 웨이퍼 접합 공정의 정밀도·수율 문제가 관건이며 양산까지 약 5년 예상. 실험실 단계 연구 시연으로 상용화 불확실성이 크다고 명시. 장비사(EV그룹, 도쿄일렉트론 등)가 양산 여부의 핵심이라고 언급.
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IBM은 반도체 업계 많은 사람들이 아직 몇 년은 더 걸릴 거라고 생각했던 일을 해냈습니다. 그들은 0.7나노미터 노드라고 부르는 공정으로 작동하는 칩을 만들었습니다. 지금 그 숫자가 아무 의미로 다가오지 않더라도 걱정하지 마세요. 끝까지 보시면 엔지니어들이 왜 이 숫자에 열광하는지, 그리고 왜 이번 10년 동안 컴퓨터 산업에 일어날 가장 중요한 일 중 하나일 수 있는지 정확히 이해하게 될 겁니다. 단순히 헤드라인만 나열하는 게 아니라 기술이 어떻게 작동하는지 자세히 파헤치는 분석을 좋아하신다면 구독 버튼을 눌러 다음 영상을 받아보세요.
2026년 6월 25일, IBM은 세계 최초로 1나노미터 미만 칩 기술을 발표했습니다. 핵심 수치는 상상하기 어려울 정도입니다. 손톱만 한 칩 하나에 거의 1000억 개의 트랜지스터를 집어넣었습니다. 이는 IBM이 2021년에 공개했던 2나노미터 칩보다 밀도가 대략 두 배 높은 수치입니다. 불과 4년 만에 두 배가 된 셈입니다.
0.7나노미터는 칩 상의 어떤 부분의 실제 너비가 아닙니다. IBM도 노드 이름이 실제 물리적 측정값을 더 이상 뜻하지 않는다고 수년 전에 밝혔습니다. 요즘에는 세대를 나타내는 업계의 명칭이자 일종의 브랜딩 수단으로 여겨집니다. 누구도 실리콘에 0.7나노미터 너비의 구멍을 냈다고 주장하지 않습니다. 실제로 IBM이 한 일은 그 숫자 하나보다 훨씬 흥미롭습니다.
약 60년 동안 반도체 산업은 아주 단순한 아이디어에 기반해 돌아갔습니다. 트랜지스터 크기를 줄여 더 많이 집어넣고, 속도를 높이고 전력 소모를 줄인 다음, 이 과정을 반복하는 것입니다. 무어의 법칙을 한마디로 요약한 것이고, 덕분에 지금 주머니 속 휴대폰이 1990년대 슈퍼컴퓨터를 무색하게 만듭니다.
하지만 벽이 있습니다. 현재 트랜지스터 하나 내부의 채널은 약 15개의 실리콘 원자로 이루어진 규모입니다. 영원히 줄어들 수는 없습니다. 원자가 모두 소진되면 전자들이 가야 할 곳이 아닌 곳으로 새어나가기 시작하고, 물리 법칙이 더 이상 협조하지 않습니다. 업계가 오래 지켜봐 온 질문은 이것입니다. 더 이상 줄일 수 없을 때는 어떻게 해야 할까?
IBM의 답은 이렇습니다. 더 이상 줄이지 않고 위로 올라갑니다. 진짜 혁신은 크기가 아니라 구조, 즉 아키텍처에 있습니다. IBM은 이를 '나노스택(NanoStack)'이라고 부릅니다.
기존처럼 트랜지스터를 평평한 표면에 나란히 놓는 대신, 나노스택은 N형과 P형 트랜지스터 두 개를 완전히 수직으로 쌓아 하나가 다른 하나 바로 위에 놓이게 합니다. 논리 회로를 만드는 데 필요한 두 가지 기본 요소가 바로 이것입니다. IBM은 이 블록들을 3D로 쌓고 엇갈리게 배치합니다. 트랜지스터가 서로 다른 층에 있으므로 엔지니어들은 위와 아래 트랜지스터를 각각 다른 재료로 독립적으로 조정할 수 있습니다. 하나는 순수 성능을, 다른 하나는 전력 효율을 위해서요. 평면에 갇혀 있을 때는 불가능한 유연성입니다.
이미 완성된 트랜지스터 위에 두 번째 트랜지스터를 만드는 것은 간단해 보이지만, 실제 제조 과정은 다릅니다. 트랜지스터 하나를 만드는 데 수백 단계가 걸리고, 그중 상당수는 매우 높은 온도에서 진행됩니다. 두 번째 트랜지스터를 첫 번째 바로 위에 만들려고 하면, 발생하는 열이 아래 소자를 과열시켜 파괴해 버립니다. 이것이 이 아이디어가 수년간 정체되었던 이유입니다.
IBM의 해결책은 영리합니다. 같은 웨이퍼에 두 트랜지스터를 만들고 첫 번째를 태워 없애는 대신, 완전히 분리된 두 웨이퍼에 각각 완벽하게 완성된 트랜지스터를 만든 다음 두 웨이퍼를 접합합니다. 접합 방식도 놀랍습니다. 원자 수준으로 매끄럽고 깨끗한 두 표면을 맞대면 서로 달라붙기 시작합니다. 반 데르 발스 힘이라는 희미한 원자 간 인력 때문인데, 도마뱀붙이가 유리를 기어오르는 원리와 같습니다. 이후 가열하면 이 느슨한 결합이 영구적인 화학 결합으로 바뀌어 두 웨이퍼가 하나의 견고한 덩어리가 됩니다. 트랜지스터 사이의 접합 산화막은 30nm 미만으로 얇게 유지되어, 전기적 동작에 영향을 주지 않으면서 두 트랜지스터를 최대한 가깝게 둡니다.
하지만 엔지니어 입장에서는 무서운 공정입니다. 표면은 완벽히 깨끗해야 하고, 먼지 한 톨이라도 있으면 접착이 실패합니다. 두 웨이퍼는 나노미터 정밀도로 정렬되어야 하며, 기회는 단 한 번뿐입니다. 다시 뜯어 고칠 방법이 없습니다.
IBM은 2나노미터 칩과 비교해 나노스택이 최대 50% 높은 성능 또는 최대 70% 더 나은 에너지 효율을 제공할 수 있다고 밝혔습니다. 어떤 쪽을 선택하느냐에 따라 달라지는데, 어느 쪽이든 세대를 건너뛰는 도약입니다.
더 업계를 들뜨게 만든 수치는 SRAM입니다. SRAM은 칩의 로직 옆에 위치한 고속 메모리인데, 크기가 더 이상 잘 줄어들지 않아 10년 넘게 병목으로 지적되어 왔습니다. IBM은 나노스택으로 SRAM 스케일링 성능이 40% 향상되었다고 밝혔습니다. 10년 만에 처음으로 실질적인 진전이라고 할 수 있습니다.
이것은 노트북 부팅 속도를 몇 초 줄이는 이야기가 아닙니다. 인공지능의 이야기입니다. 대규모 AI 모델을 실행할 때 상당한 에너지가 실제 계산이 아니라 데이터를 논리 회로와 메모리 사이로 주고받는 데 쓰입니다. 그 짧은 이동이 수십억 번 반복되면서 에너지가 조용히 새어 나갑니다. 음식값보다 배달비를 더 내는 것과 비슷합니다.
쌓기는 이 구조를 뒤집습니다. 메모리를 로직 가까이에 물리적으로 배치해 이동 거리와 시간, 에너지 낭비를 줄입니다. AI 데이터센터가 엄청난 전기를 쓰는 지금, 그 비용을 줄이는 것은 큰 의미가 있고, IBM이 AI에 집중하는 이유 중 하나로 보입니다. 참고로 쌓기 아이디어 자체는 새롭지 않습니다. 카메라 센서, 고대역폭 메모리, 플래시 저장장치에는 이미 쓰이고 있습니다. 새로운 것은 그 기능을 트랜지스터 내부에 넣었다는 점입니다.
솔직히 과대 광고는 피하고 싶습니다. 이것은 아직 연구 시연 단계입니다. IBM은 실험실에서 효과를 확인했습니다. 작동하는 인버터를 만들었고, 접합 성능도 검증했습니다. 하지만 실험실에서 증명하는 것과 이런 칩을 수백만 개씩 안정적으로 양산하는 것은 전혀 다른 문제이며, 많은 좋은 아이디어가 바로 그 간극에서 사라집니다.
성공 여부는 장비 제조사에 상당히 달려 있을지도 모릅니다. 정밀한 웨이퍼 접합에는 특수 장비가 필요하고, EV 그룹이나 도쿄 일렉트론 같은 장비 업체가 양산 가능성을 좌우할 것입니다. IBM은 도쿄 일렉트론, 램 리서치, 스크린 등과 함께 뉴욕주 올버니 연구소에서 작업했고, ASML의 고해상도 EUV 장비도 도입할 예정입니다. IBM은 5년 안에 양산이 가능하다고 예상하는데, 지금부터 그때까지 많은 것이 순조로워야 합니다.
제 생각에 이것은 과장된 홍보가 아니라 정말 흥미로운 일입니다. 수년간 사람들은 무어의 법칙의 사망 기사를 써 왔습니다. 나노스택이 흥미로운 이유는 질문 자체를 조용히 바꾸기 때문입니다. 트랜지스터를 얼마나 작게 만들 수 있느냐에서, 얼마나 높이 쌓을 수 있느냐로요. 앞으로 10년은 그 방향에서 빠르게 발전할 수도 있습니다.
확실한가요? 아니요. 제조는 악몽이 될 수 있고, TSMC, 삼성, 인텔, IMEC도 각자 적층 트랜지스터를 개발하고 있습니다. IBM만의 경쟁이 아닙니다. 하지만 1나노미터 미만 칩을 실제로 구현한 것은 분명한 이정표이고, 여기서 나온 아이디어가 10년 뒤 우리 기기 안을 형성할 가능성이 큽니다.
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